《半導體》Google TPU戰線深化…聯發科加速布局3D IC

【時報-台北電】AI晶片競賽從先進製程延伸至先進封裝，聯發科加速補強3D IC戰力。隨大型AI ASIC朝Chiplet、HBM與立體堆疊發展，聯發科近期在人力與技術布局同步加碼，相繼延攬台積電前研發副總余振華擔任非全職顧問，以及台積電先進封裝資深處長侯上勇。隨聯發科深入Google TPU供應鏈，先進封裝能力也成為其搶攻AI ASIC市場的重要戰略拼圖。 聯發科全球供應鏈管理本部總經理劉添益指出，過去40年半導體產業主要透過製程微縮提升運算效能，但目前AI運算需求約每4～5個月翻倍，成長速度已明顯超越傳統製程演進，產業競爭也從「晶片能不能設計出來」，快速轉向「能否以足夠良率、合理成本及規模大量製造」。 Google TPU被視為觀察聯發科AI ASIC布局的重要指標。據悉，自TPU v8t「Zebrafish」起，I／O Design Service轉由聯發科參與，後段設計亦由聯發科負責；供應鏈透露，預計2027年第四季推出的TPU v9t，聯發科仍持續負責I／O與後段相關設計。 劉添益援引NVIDIA B200加速器成本結構指出，在不計記憶體的情況下，約75％成本來自先進封裝、組裝與測試，顯示進入Chiplet時代後，後段製程已從過往成本配角躍升為AI晶片商業化的核心。他直言，不論晶片架構多出色，若缺乏能以合理成本大規模量產的封裝生態系，最終都無法真正形成產品。 劉添益指出，當傳統單晶片微縮逐漸逼近物理限制，產業轉向2.5D，將邏輯晶片、Chiplet與HBM並排整合，但隨中介層與封裝基板尺寸持續放大，橫向擴充最終也會受到限制，下一步勢必朝3D IC與邏輯晶片垂直堆疊發展，以縮短傳輸距離、提升頻寬並降低功耗。(新聞來源 : 工商時報一張珈睿／台北報導)